在许多应用中,正确的去耦,旁路和电源噪声降低对于确保石英晶体振荡器的最佳性能非常重要.常见的策略是在印刷电路板上的高速器件附近放置电容器.这些电容具有重要功能:

向组件提供瞬时电流

减少噪声在系统中的传播

将电源噪声分流到GND

以下部分介绍SiTime单端和差分晶体时序器件的去耦,旁路,噪声抑制和电源条件建议.

去耦

时钟振荡器等快速开关器件会对电源提出很高的要求.高时钟速率加上快速上升时间(通常在1ns范围内),使得电源难以及时提供所需电流.结果,器件的电源电压电平将下降.为了确保器件始终有足够的电荷,可以安装去耦电容作为本地存储器.

对于单端和差分器件,SiTime建议在振荡器的VDD引脚和接地层之间使用0.1μF陶瓷去耦电容.图1和图2显示了SiTime4引脚振荡器的样本布局,该振荡器具有0603尺寸,0.1μF去耦电容.图3显示了SiTime芯片级封装(CSP)的样本布局.图1,2和3中所示的所有迹线都需要用焊料掩模覆盖.对于SiTime的4引脚器件,时钟的引脚1可用于支持输出使能,待机,扩展禁用,VCXO晶振控制或自动校准等功能.承载高边沿速率信号和噪声功率开关信号的走线应至少远离引脚1走线1mm,并与引脚1走线正交.更多布局指南请参考第6节.

图1:电路板制造允许振荡器引脚之间走线布线时,带去耦电容的4引脚SiTime器件的布局示例

图2:当电路板生产不允许振荡器引脚之间走线时,带去耦电容的SiTime Crystal器件的布局示例

图3:CSP设备的布局示例

图4:2012年(QFN)设备布局示例

旁路

随着当今处理器速度和数据速率的提高,系统中存在相当大的噪声.时钟振荡器产生的近似方形波形包含该单元的基频以及信号的高次谐波成分.为了限制通过系统传播的噪声量,需要旁路电容来提供低阻抗路径,将瞬态能量分流到地.

在大多数应用中,0.1F去耦电容为所有SiTime器件提供足够的旁路能力.不需要额外的旁路电容.

用户可以考虑为SiTime振荡器增加1nF或10nF旁路,使差分输出工作在高频(150MHz以上),以抑制电源网络上的高时钟谐波.

电源降噪

在大多数应用中,VDD和GND之间的单个0.1μF电容会将电源上可能存在的大部分噪声分流到GND.SiTime器件使用内部调节器来降低电源噪声的影响.然而,为了进一步最小化任何残余电源噪声对振荡器输出抖动的影响,用户可以考虑RC或LC电源滤波策略.SiTime建议在高速应用中使用这种过滤,例如波特率大于6Gbps的串行接口(例如,8.5Gbps光纤通道和串行10Gbit以太网).

图5:钢筋混凝土电源滤波器

如图5所示,RC滤波使用简单.需要选择电阻,使电阻上的标称压降在标称电源电压的5%范围内.表1显示了不同SiTime振荡器的值.

表1:钢筋混凝土电源滤波器的推荐元件值

图6:液晶电源滤波器

如图6所示,液晶滤波特别适合功耗较高的器件,例如差分振荡器.电感低串联电阻(通常小于1ω)以小于50毫伏的压降向器件提供DC电源电压.液晶滤波器还有一个额外的优势,即可以最大限度地降低电网中潜在的振荡器开关噪声.与电感并联的电阻旨在降低液晶电路谐振频率的峰值.表2列出了一些SiTime差分端器件的LC电源滤波器的推荐元件值.同一个滤波器也可以用于其他SiTime差分晶体或单端振荡器(具有和不具有扩频特性)和VCXO控制.

表2:液晶电源滤波器的推荐元件值

电源管理

不建议从中间电位和/或以极慢的斜坡速率给SiTime振荡器通电.在这些条件下通电可能会导致振荡器发生故障.

时针布局建议

以下是印刷电路板布局的一些常见准则.

在VDD和时钟源地之间使用去耦电容对于降低可能传输到时钟信号的噪声至关重要.这些电容必须尽可能靠近VDD引脚,通常为1至2mm.

●将时钟源芯片物理定位在负载附近.

●限制时钟信号的走线长度.

●不要将时钟信号靠近电路板边缘.

●请勿将电源走线或其他高频信号路由到有源晶振振荡器印刷电路板区域之下.强烈建议在振荡器下方设置接地层.

●如果可能,避免在时钟信号路由中使用过孔.过孔会改变走线阻抗,这可能会导致反射.

●不要在电源层和接地层布线时钟走线.

●避免轨迹出现直角弯曲,如果可能,保持轨迹路线笔直.如果需要弯曲,使用两个45度角或一个圆形弯曲,如下所示.

●路由差分信号时,确保对中走线的电气长度匹配.

1508CSP和2012QFN包装布局

图3和图4显示了1508和2012贴片晶体封装中器件的印刷电路板布局示例.强烈建议印刷电路板设计人员遵循以下布局指南.

●不要将任何焊盘直接连接到铜多边形或宽印刷电路板上.由于组装过程中热传递不均匀,这可能会导致焊点不良.

●为每个焊盘提供短长度(1至3毫米)和窄宽度(约0.15毫米)的走线,然后提供相应的铜多边形或宽走线.

●保持高电流和高速走线远离CSP封装.o将高边沿速率和噪声信号路由到离时钟输出和引脚1信号走线至少1毫米的地方.o建议使用正交路由来避免信号耦合.